使用“拿来即用的”预先综合器件

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测试时间
　　与输入系统同样重要的是在开发过程中测试并调试系统的能力。传统的FPGA设计流程严重依靠HDL级仿真解决潜在定时和功能问题。这是因为组成电路的功能块例示为源代码，整个系统必须为实现加以综合，即使在先前测试的代码块中，这也可能引起问题。系统越大越复杂，仿真流程越困难，花费的时间越多。事实上，在许多FPGA应用软件中，仿真花费的超时间可能与初级设计流程一样多。
　　板级仿真在电路硬件验证的实际测试方面发挥着支持作用。因为用于构建电路的器件是在假定符合制造商的规格说明的条件下进行工作的，所以不需要验证器件本身的性能。
　　使用“拿来即用的”预先综合器件将简化由FPGA输入流程所引起的如何测试实现于FPGA组织中的系统的问题。与构建于板卡上的电路不同，此处没有访问FPGA中的器件间信号的明显方法harting 连接器。
　　一个令人兴奋的可能性是使用FPGA本身的部分可编程组织构建测试功能，并将其连接于系统电路的相关部分   kjhui-jeh  。
　　
　　 Designer系统以“虚拟仪器”库的形式提供上述功能，虚拟仪器包括逻辑分析器、频率计数器／发生器和通用I／O块等器件，与系统中其它FPGA器件—样，这些仪器为预先综合模块，  可以融入原理图级的设计中。一旦对设计进行处理，仪器的硬件部分即被下载到目标FPGA中。
　　与仪器的通信通过基于JTAG的串行口协议。所有虚拟仪器(harting 连接器)的JTAG接口链接在一起，并利用目标FPGA的四根管脚扩展出第二个JTAG接口。 Designer于是提供在FPGA中设置和阅读信号的软前面板，这第二个JTAG链也用于为系统中的FPGA处理器提供调试功能。
　　将这些虚拟仪器与符合条件的FPGA开发板结合场使用，就可以实现交互式系统测试与凋试，并提供“纳米”级面板环境，促进系统开发和验证，而不；需要HDL仿真。